En 1965, l'informaticien Gordon Moore a émis pour la première fois l'hypothèse que le nombre de transistors et d'autres composants dans un circuit intégré dense doublerait ainsi que la vitesse et la capacité des ordinateurs, tous les deux ans environ. Mais plus de 55 ans plus tard, le nombre de transistors que l'on peut entasser sur une seule puce a presque atteint sa limite. Le 14 décembre, IBM, en partenariat avec Samsung, ont réalisé une percée dans la conception des semi-conducteurs, elle pourrait contribuer à remodeler l'industrie des semi-conducteurs pour les années à venir.La loi de Moore, principe selon lequel le nombre de transistors incorporés dans une puce de circuit intégré densément peuplée double approximativement tous les deux ans, se rapproche rapidement de ce qui est considéré comme des obstacles insurmontables. En d'autres termes, comme de plus en plus de transistors sont entassés dans une zone limitée, les ingénieurs manquent d'espace.
Lors de l'IEDM, une conférence internationale sur les semi-conducteurs, IBM et Samsung ont annoncé avoir trouvé un moyen astucieux d'augmenter la densité de transistors sans en réduire leur taille. Plutôt que de les graver horizontalement, côte à côte, ils seront placés tout simplement à la verticale, telle une forêt. Cette technique a été baptisée Vertical Transport Field Effect Transistors (VTFET), ou transistors à effet de champ à transport vertical.
Les systèmes d'IA dynamiques sont sur le point de bouleverser de nombreux aspects de notre vie, de la sécurité routière à la découverte de médicaments en passant par la fabrication avancée, ce qui nécessitera à l'avenir des puces beaucoup plus puissantes. Pour continuer à progresser en termes de vitesse et de puissance de calcul, comme le prévoyait Moore, les fabricants doivent construire des puces comportant jusqu'à 100 milliards de transistors. « Notre nouvelle approche, appelée VTFET (Vertical-Transport Nanosheet Field Effect Transistor), pourrait contribuer à maintenir la loi de Moore en vie pour les années à venir », déclare IBM.
Le nouveau concept VTFET est censé succéder à la technologie FinFET actuelle, utilisée pour certaines des puces les plus avancées d'aujourd'hui, et pourrait permettre de créer des puces encore plus denses en transistors qu'aujourd'hui. Étant donné que la nouvelle conception empilerait les transistors verticalement, ce qui permettrait au courant de circuler de haut en bas de la pile de transistors au lieu de la disposition horizontale côte à côte actuellement utilisée sur la plupart des puces.
Les conceptions verticales pour les semi-conducteurs sont une tendance depuis un certain temps (FinFET offre déjà certains de ces avantages) ; la future feuille de route d'Intel semble également aller dans cette direction, bien que son travail initial se soit concentré sur l'empilement des composants de la puce plutôt que sur les transistors individuels. C'est logique, après tout : lorsque vous n'avez plus de moyens d'ajouter des puces sur un même plan, la seule véritable direction (autre que la réduction physique de la technologie des transistors) est de monter.
Bien que nous soyons encore loin de l'utilisation des conceptions VTFET dans les puces grand public, les deux sociétés font de grandes déclarations, notant que les puces VTFET pourraient offrir « une amélioration de deux fois les performances ou une réduction de 85 % de la consommation d'énergie » par rapport aux conceptions FinFET. En intégrant davantage de transistors dans les puces, IBM et Samsung affirment que la technologie VTFET pourrait contribuer à la poursuite de l'objectif de la loi de Moore, qui consiste à augmenter régulièrement le nombre de transistors. La nouvelle percée des transistors verticaux pourrait aider l'industrie des semi-conducteurs à poursuivre sa quête incessante d'améliorations significatives, notamment :
- une architecture de dispositif potentielle permettant de poursuivre la mise à l'échelle des dispositifs à semi-conducteurs au-delà de la nano-feuillette ;
- des batteries de téléphones portables qui pourraient rester plus d'une semaine sans être chargées, au lieu de quelques jours ;
- des processus à forte intensité énergétique, tels que les opérations de cryptomonnaie et le cryptage des données, pourraient nécessiter beaucoup moins d'énergie et avoir une empreinte carbone plus faible ;
- L'expansion continue de l'Internet des objets (IoT) et des dispositifs de périphérie ayant des besoins énergétiques moindres, leur permettant de fonctionner dans des environnements plus diversifiés comme les bouées océaniques, les véhicules autonomes et les vaisseaux spatiaux.
« L'annonce technologique que nous faisons vise à remettre en question les conventions et à repenser la façon dont nous continuons à faire progresser la société et à proposer de nouvelles innovations qui améliorent la vie, les affaires et réduisent notre impact sur l'environnement », Dr. Mukesh Khare, vice-président, Cloud hybride et systèmes chez IBM. « Compte tenu des contraintes auxquelles l'industrie est actuellement confrontée sur plusieurs fronts, IBM et Samsung démontrent leur engagement à innover conjointement dans la conception des semi-conducteurs et à poursuivre ensemble ce que nous appelons la "hard tech" », a-t-il ajouté.
Historiquement, les transistors ont été construits pour reposer à plat sur la surface d'un semi-conducteur, le courant électrique circulant latéralement, ou d'un côté à l'autre, à travers eux. Avec les nouveaux transistors à effet de champ à transport vertical, ou VTFET, IBM et Samsung ont réussi à mettre en œuvre des transistors qui sont construits perpendiculairement à la surface de la puce avec un flux de courant vertical, ou de haut en bas.
Le procédé VTFET permet de surmonter de nombreux obstacles aux performances et aux limites de la loi de Moore, car les concepteurs de puces tentent de faire tenir plus de transistors dans un espace fixe. Il influe également sur les points de contact des transistors, permettant un flux de courant plus important avec moins de gaspillage d'énergie. Globalement, la nouvelle conception vise à multiplier par deux les performances ou à réduire de 85 % la consommation d'énergie par rapport aux solutions finFET.
Les résultats de simulation des nanoplaquettes VTFET et des dispositifs FinFET à échelle réduite sont comparés à la même empreinte et à un pas de grille agressif inférieur à 45 nm. Les nanofeuilles VTFET offrent des performances environ 2 fois supérieures à celles du FinFET à puissance équivalente, car le VTFET conserve de bonnes propriétés électrostatiques et parasites, alors que les performances du FinFET sont affectées par de sévères contraintes de mise à l'échelle. Ou VTFET pourrait fournir jusqu'à 85 % de réduction de puissance par rapport à l'architecture FinFET mise à l'échelle, comparée à une fréquence équivalente.
IBM et Samsung citent également quelques cas d'utilisation possibles ambitieux pour la nouvelle technologie, évoquant l'idée de « batteries de téléphones portables qui pourraient tenir plus d'une semaine sans être rechargées, au lieu de quelques jours », de minage de cryptomonnaies ou de cryptage de données moins énergivores, et d'appareils IoT ou même de vaisseaux spatiaux encore plus puissants. Récemment, IBM a annoncé la percée technologique des puces en 2 nm, qui permettra à une puce de contenir jusqu'à 50 milliards de transistors dans un espace de la taille d'un ongle. L'innovation VTFET se concentre sur une toute nouvelle dimension, qui offre une voie vers la poursuite de la loi de Moore.
VTFET réimagine les limites de la loi de Moore
Les architectures de puces dominantes aujourd'hui sont des transistors à effet de champ (FET) à transport latéral, tel que le transistor à effet de champ à ailettes, ou finFET (qui doit son nom au fait que le corps de silicium ressemble à l'ailette arrière d'un poisson), qui superpose les transistors le long de la surface d'une plaquette. Le VTFET, quant à lui, superpose des transistors perpendiculairement à la plaquette de silicium et dirige le flux de courant verticalement vers la surface de la plaquette. Cette nouvelle approche permet de surmonter les obstacles à la mise à l'échelle en assouplissant les contraintes physiques relatives à la longueur de la grille du transistor, à l'épaisseur de l'espaceur et à la taille du contact, de sorte que ces caractéristiques peuvent être optimisées, que ce soit pour les performances ou la consommation d'énergie.
Avec VTFET, il est possible de démontrer l'avantage sur la technologie des nanofeuilles dans la conception des semi-conducteurs CMOS. À ces nœuds avancés, VTFET pourrait être utilisé pour multiplier par deux les performances ou réduire jusqu'à 85 % la consommation d'énergie par rapport à l'alternative finFET à l'échelle. La nouvelle architecture VTFET montre la voie à suivre pour poursuivre la mise à l'échelle au-delà de la nano-feuillette. En mai, nous avons annoncé la conception d'une puce à nœud de 2 nanomètres qui permettra à une puce de contenir jusqu'à 50 milliards de transistors dans un espace de la taille d'un ongle. VTFET poursuit le voyage de l'innovation et ouvre la porte à de nouvelles possibilités.
Par le passé, les concepteurs plaçaient davantage de transistors sur une puce en réduisant le pas de grille et le pas de câblage. L'espace physique dans lequel s'insèrent tous les composants s'appelle le pas de porte contacté (CGP). La possibilité de réduire les pas de grille et de câblage a permis aux concepteurs de circuits intégrés de passer de milliers à des millions, voire à des milliards de transistors dans nos appareils. Mais avec les technologies finFET les plus avancées, il n'y a qu'un espace limité pour les entretoises, les grilles et les contacts. Une fois que vous avez atteint la limite CGP, vous n'avez plus de place.
En orientant verticalement le flux de courant électrique, les portes, les espaces et les contacts ne sont plus contraints de manière traditionnelle : nous avons la possibilité de mettre à l'échelle le CGP tout en maintenant une taille saine des transistors, des contacts et de l'isolation (spacer et isolation par tranchée peu profonde, STI). Libérés des contraintes de la disposition latérale et du flux de courant, nous avons pu utiliser des contacts source/drain plus grands pour augmenter le courant sur le dispositif. La longueur de la grille peut être sélectionnée pour optimiser le courant d'attaque et les fuites du dispositif, tandis que l'épaisseur de l'espaceur peut être optimisée indépendamment pour réduire la capacité. Nous ne sommes plus obligés de faire un compromis entre la taille de la grille, de l'espaceur et des contacts, ce qui peut se traduire par une amélioration de la vitesse de commutation et une réduction de la consommation d'énergie.
Intel également se tourne vers l'avenir et vise des améliorations de 30 à 50 %
IBM et Samsung ne sont les seule entreprises à se tourner vers l'avenir de la production. Dans sa quête incessante de la loi de Moore, Intel a présenté au cours de l'été son prochain modèle RibbonFET en Preview. son propre successeur de la technologie de production FinFET, qui devrait faire partie de la génération Intel 20A de produits semi-conducteurs dont la production devrait commencer en 2024. La société a également annoncé récemment son propre plan pour la technologie des transistors empilés comme successeur potentiel du RibbonFET à l'avenir.
À l'occasion de l'IEEE International Electron Devices Meeting (IEDM) 2021, Intel a également présenté les grandes lignes de sa stratégie visant à améliorer de plus de 10 fois la densité d'interconnexion dans les boîtiers grâce au collage hybride, à améliorer de 30 à 50 % la surface des transistors, à réaliser des percées majeures dans les nouvelles technologies d'alimentation et de mémoire, ainsi que de nouveaux concepts en physique qui pourraient un jour révolutionner l'informatique.
« Chez Intel, la recherche et l'innovation nécessaires pour faire progresser la loi de Moore ne s'arrêtent jamais. Notre groupe de recherche sur les composants partage les principales percées de la recherche à l'IEDM 2021 en apportant des technologies révolutionnaires de processus et de conditionnement pour répondre à la demande insatiable d'informatique puissante dont dépendent notre industrie et notre société. C'est le résultat du travail inlassable de nos meilleurs scientifiques et ingénieurs. Ils continuent d'être à la pointe des innovations pour faire perdurer la loi de Moore. »
Intel indique qu'elle pousuivra les progrès et les avantages de la loi de Moore bien au-delà de 2025 grâce à ses trois domaines de recherche.
- Intel poursuit d'importantes recherches sur les technologies de mise à l'échelle essentielles pour fournir davantage de transistors dans les futures offres de produits
- les chercheurs de l'entreprise ont défini des solutions pour les défis de conception, de processus et d'assemblage de l'interconnexion par collage hybride, envisageant une amélioration de la densité d'interconnexion de plus de 10 fois dans l'emballage. Lors de l'événement Intel Accelerated en juillet, Intel a annoncé son intention d'introduire Foveros Direct, qui permet d'obtenir des pas de bosse inférieurs à 10 microns, offrant ainsi une augmentation d'un ordre de grandeur de la densité d'interconnexion pour l'empilement 3D. Pour permettre à l'écosystème de bénéficier des avantages de l'emballage avancé, Intel appelle également à l'établissement de nouvelles normes industrielles et de procédures d'essai pour permettre un écosystème de chiplets de collage hybride ;
- au-delà de son RibbonFET, Intel maîtrise l'ère post-FinFET à venir avec une approche de l'empilement de transistors multiples (CMOS) qui vise à obtenir une amélioration maximale de 30 à 50 % de l'échelle logique pour la poursuite de la loi de Moore en plaçant davantage de transistors par millimètre carré ;
- Intel ouvre également la voie à la progression de la loi de Moore vers l'ère de l'angström grâce à des recherches prospectives montrant comment de nouveaux matériaux d'une épaisseur de quelques atomes seulement peuvent être utilisés pour fabriquer des transistors qui surmontent les limites des canaux en silicium classiques, ce qui permet d'obtenir des millions de transistors supplémentaires par surface de puce pour une informatique toujours plus puissante au cours de la prochaine décennie.
- Intel apporte de nouvelles capacités au silicium
- des technologies d'alimentation plus efficaces progressent grâce à la première intégration au monde de commutateurs d'alimentation à base de GaN et de CMOS à base de silicium sur une plaquette de 300 mm. Cela ouvre la voie à une alimentation électrique rapide et à faibles pertes pour les processeurs, tout en réduisant les composants et l'espace des cartes mères ;
- une autre avancée concerne les capacités de lecture/écriture à faible latence d'Intel, à la pointe de l'industrie, qui utilisent de nouveaux matériaux ferroélectriques pour une éventuelle technologie DRAM embarquée de nouvelle génération, capable de fournir des ressources mémoires plus importantes pour répondre à la complexité croissante des applications informatiques, des jeux à l'IA.
- Intel vise des performances massives avec l'informatique quantique basée sur les transistors en silicium
- À l'avenir, ces révélations pourraient remplacer les transistors MOSFET classiques en utilisant des concepts entièrement nouveaux en physique ;
- lors de l'IEDM 2021, Intel a présenté la première réalisation expérimentale au monde d'un dispositif logique à spin-orbite magnétoélectrique (MESO) à température ambiante, qui a montré la possibilité de fabriquer un nouveau type de transistor basé sur la commutation d'aimants à l'échelle nanométrique ;
- Intel et l'IMEC progressent dans la recherche sur les matériaux spintroniques afin de rapprocher la recherche sur l'intégration des dispositifs de la réalisation d'un dispositif à couple de spin entièrement fonctionnel ;
- Intel a également présenté des flux de processus complets de qubits de 300 mm pour la réalisation d'une informatique quantique évolutive compatible avec la fabrication CMOS et a identifié les prochaines étapes de la recherche future.
Sources : IBM, INTEL
Et vous ?
Quelle appréciation faites-vous du concept VTFET présenté par IBM et Samsung ? Et RibbonFET annoncé par Intel en Preview version ?Voir aussi :
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