En 1965, l'informaticien Gordon Moore a émis pour la première fois l'hypothèse que le nombre de transistors et d'autres composants dans un circuit intégré dense doublerait ainsi que la vitesse et la capacité des ordinateurs, tous les deux ans environ. Mais plus de 55 ans plus tard, le nombre de transistors que l'on peut entasser sur une seule puce a presque atteint sa limite. Dans un billet de blog publié le 5 decembre, Face aux limites de la loi de Moore, Ann B. Kelleher, vice-présidente exécutive et directrice générale du développement technologique chez Intel, livre le point de vue du fabricant de puce sur la prochaine évolution de la loi de Moore et les nouveautés 75 ans après l'invention du transistor.La loi de Moore, principe selon lequel le nombre de transistors incorporés dans une puce de circuit intégré densément peuplée double approximativement tous les deux ans, se rapproche rapidement de ce qui est considéré comme des obstacles insurmontables. En d'autres termes, comme de plus en plus de transistors sont entassés dans une zone limitée, les ingénieurs manquent d'espace.
La prochaine vague de la loi de Moore s'appuiera sur un concept en développement appelé co-optimisation de la technologie des systèmes, a déclaré Ann B. Kelleher, directrice générale du développement technologique chez Intel, dans une interview accordée à IEEE Spectrum avant son intervention plénière à l'IEEE Electron Device Meeting (IEDM) 2022.
« La loi de Moore consiste à augmenter l'intégration des fonctions, explique Kelleher. Si l'on se projette dans les 10 à 20 prochaines années, on constate qu'il existe un pipeline plein d'innovations » qui poursuivra la cadence d'amélioration des produits tous les deux ans. Cette voie comprend les améliorations continues des processus et de la conception des semi-conducteurs, mais c'est la co-optimisation de la technologie des systèmes (STCO) qui fera la plus grande différence.
Kelleher appelle cela une méthode de développement « de l'extérieur vers l'intérieur ». Cela commence par la charge de travail qu'un produit doit supporter et son logiciel, puis se poursuit avec l'architecture du système, puis le type de silicium qui doit se trouver dans un boîtier, et enfin le processus de fabrication des semi-conducteurs. « La co-optimisation de la technologie du système signifie que tous les éléments sont optimisés ensemble afin d'obtenir la meilleure réponse possible pour le produit final », explique-t-elle.
Si le STCO est aujourd'hui une option, c'est en grande partie parce qu'un conditionnement avancé, tel que l'intégration 3D, permet la connexion à large bande passante de chiplets (petites puces fonctionnelles) dans un seul boîtier. Cela signifie que les fonctions qui se trouvaient auparavant sur une seule puce peuvent être réparties sur des chiplets dédiés, qui peuvent ensuite être fabriqués en utilisant la technologie de traitement des semi-conducteurs la plus optimale.
Par exemple, Kelleher souligne dans sa plénière que l'informatique à haute performance exige une grande quantité de mémoire cache par cœur de processeur, mais que la capacité des fabricants de puces à réduire la SRAM ne progresse pas au même rythme que la réduction de la logique. Il est donc logique de construire des caches SRAM et des cœurs de calcul sous forme de chiplets séparés utilisant des technologies de processus différentes, puis de les assembler par intégration 3D.
Le processeur Ponte Vecchio : un exemple clé de la STCO
En août, Intel a présenté son GPU Ponte Vecchio Xe-HPC. Dans les benchmarks fournis, le fabricant de puces affirme que Ponte Vecchio offre jusqu'à 2,5 fois plus de performances que le Nvidia A100. Selon Kelleher, le processeur Ponte Vecchio, au cœur du superordinateur Aurora, est un exemple clé de la STCO. Il est composé de 47 chiplets actifs (ainsi que de 8 vides pour la conduction thermique). Ces éléments sont assemblés à l'aide de connexions horizontales avancées (technologie de conditionnement 2,5D) et d'un empilage 3D. « Il rassemble le silicium de différentes fabriques et leur permet de s'assembler de manière à ce que le système soit capable de supporter la charge de travail pour laquelle il a été conçu », explique-t-elle.
Le Ponte Vecchio a dépassé l'A100 par des marges significatives dans plusieurs benchmarks sélectionnés par Intel. La centrale d'Intel a également affiché une avance de deux fois dans miniBUDE et de 1,5 fois dans ExaSMR. C'est une comparaison intéressante si l'on considère que le Ponte Vecchio n'est même pas encore sorti, et que l'A100 (Ampere) est sur le marché depuis 2020. Et n'oublions pas que l'Instinct MI250X (Aldebaran) d'AMD serait trois fois plus rapide que l'A100. Si les chiffres d'Intel sont exacts, le Ponte Vecchio pourrait être un concurrent potentiel de la prochaine génération de H100 (Hopper) de Nvidia. Sur la base des spécifications, le H100 devrait être au moins deux fois plus rapide que l'A100.
À l'IEDM, les ingénieurs d'Intel annonceront qu'ils ont multiplié par dix la densité de leur technologie de connexion hybride 3D par rapport à ce qu'ils avaient annoncé en 2021. L'augmentation de la densité de connexion signifie qu'un plus grand nombre de fonctions de la puce peuvent être désagrégées sur des chiplets distincts, offrant ainsi plus de possibilités d'utiliser le STCO pour améliorer les résultats. Les pas des liaisons hybrides, c'est-à-dire la distance entre les interconnexions, ne sont que de 3 micromètres avec cette nouvelle technologie.
Cela permet de séparer encore plus de cache des cœurs de processeur. Selon Kelleher, la réduction du pas des interconnexions à une distance comprise entre 2 micromètres et 100 nanomètres pourrait permettre de commencer à séparer les fonctions logiques qui, aujourd'hui, doivent se trouver sur le même morceau de silicium.
La volonté d'optimiser les systèmes en désagrégeant les fonctions a des conséquences sur les futurs processus de fabrication des semi-conducteurs. La technologie des futurs processus de fabrication de...
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