L'Europe renforce sa position dans le domaine du calcul haute performance en misant sur l'architecture ouverte RISC-V pour ses futurs supercalculateurs. Cette stratégie vise à accroître l'autonomie technologique du continent et à stimuler l'innovation dans des secteurs clés tels que l'intelligence artificielle (IA) et l'automobile. Avec le soutient d'un financement de l'EuroHPC JU, le projet DARE (Digital Autonomy with RISC-V in Europe) a récemment été initié dans le but de créer du matériel et des logiciels basés sur les architectures ouvertes RISC-V, destinés à alimenter les futurs supercalculateurs européens dits exascale de haute performance.Un groupe de 38 acteurs de la technologie a fondé un projet au nom accrocheur, Digital Autonomy with RISC-V in Europe (DARE), qui vise à développer des unités de traitement pour alimenter les supercalculateurs et autres machines à haute performance du continent.
Le projet DARE est soutenu par l'entreprise commune EuroHPC et coordonné par le Barcelona Supercomputing Center (BSC-CNS). Le projet vise à créer trois chiplets - des puces individuelles qui peuvent être combinées pour former des ensembles complets de processeurs - et a déjà choisi des leaders pour chaque effort :
- Un accélérateur vectoriel-mathématique adapté aux charges de travail du calcul à haute performance (HPC), dirigé par le concepteur de puces Openchip, basé à Barcelone.
- Un chiplet d'inférence de nouvelle génération de la startup néerlandaise Axelera AI
- Un processeur polyvalent, piloté par la société allemande Codasip.
« DARE ose partir du sommet de la complexité technologique et produire des puces de processeurs conçues en Europe pour les superordinateurs, ouvrant ainsi la voie à la souveraineté numérique de l'Europe », a déclaré Osman Unsal, chercheur principal de DARE au BNC-CNS, dans un communiqué.
Avec un budget de 240 millions d'euros pour la première phase, cet ambitieux projet de trois ans marque la première phase d'une initiative DARE de six ans. DARE SGA1 vise à mettre en place une pile matérielle (HW)/logicielle (SW) de supercalculateurs entièrement européenne pour le calcul intensif et l'intelligence artificielle, avec des processeurs à haute performance et à faible consommation d'énergie conçus et développés en Europe. Cette initiative est une réponse directe au besoin stratégique de souveraineté numérique de l'Europe, garantissant que le continent a le contrôle total de son infrastructure informatique critique.
Anders Jensen, directeur exécutif de l'EuroHPC JU, a déclaré : « Je suis fier d'annoncer le lancement du projet DARE qui marque une étape importante pour la souveraineté numérique européenne. Cette initiative ambitieuse stimulera l'innovation dans les technologies matérielles et logicielles et exploitera toute la puissance du HPC et de l'IA pour développer des solutions sécurisées, efficaces et dirigées par l'Europe pour l'avenir. »
Où en sont les têtes de proue de ce projet
Axelera AI
Axelera AI, qui affirme avoir reçu un financement de 61,6 millions d'euros de la part d'EuroHPC, semble être la plus avancée dans sa démarche de création d'une puce RISC-V de classe centre de données. Alors que la majeure partie de sa gamme actuelle est axée sur l'exécution de modèles d'IA à la périphérie du réseau, il nous est expliqué que sa prochaine puce Titania sera conçue pour les charges de travail de niveau serveur.
À première vue, les puces d'Axelera suivent une formule similaire à celle d'autres ASIC d'IA, comme les unités de traitement tensoriel de Google. Le silicium actuel de l'entreprise néerlandaise comporte quatre cœurs d'accélérateur, chacun doté d'une unité MAC (matrix multiply-accumulate), un cœur de contrôle RISC-V pour rendre l'accélérateur programmable, et quelques processeurs de signaux numériques qui gèrent les fonctions d'activation des réseaux neuronaux.
Comme d'autres modèles que nous avons vus sur le marché, ces unités MAC, qui sont responsables de la majeure partie du traitement de l'IA d'aujourd'hui, sont intégrées dans un pool de SRAM permettant un flux et un traitement efficaces des matrices à travers les puces ; il s'agit d'un traitement en mémoire classique que l'on voit de plus en plus souvent ces jours-ci.
Fabrizio Del Maffeo, PDG d'Axelera, a expliqué que la disposition des unités MAC permet à ses unités de traitement d'IA à quatre cœurs d'atteindre une performance d'inférence de plus de 200 milliards d'opérations INT8 par seconde (TOPS) tout en ne consommant que 15 à 20 watts d'énergie.
Le prochain Titania reprendra cette même formule de base, mais à une échelle supérieure, avec plus de cœurs de traitement sur puce et des conceptions de systèmes en boîtier multi-pièces.
Codasip
Codasip propose déjà plusieurs cœurs de CPU RISC-V 32 bits de classe embarquée et 64 bits de classe application, qui semblent être destinés à la...
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