L'avenir des circuits imprimés passe par la troisième dimension
Selon Samsung

Le , par dourouc05

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Depuis plus d’une décennie, le paradigme principal pour la conception de puces électroniques était d’assembler une série de transistors sur un plan. Ainsi, par exemple, Samsung est passé d’une technologie 120 nm en 2003 à du 16 nm en 2014, avec une amélioration chaque année au niveau de la finesse de gravure, en moyenne. Cependant, les améliorations se font au prix de processus de plus en plus compliqués, notamment au niveau de l’exposition des circuits : pour dessiner les transistors, un laser est utilisé à travers un masque, avec différents processus optiques pour atteindre les finesses de gravure actuelles (de nouvelles techniques sont en cours d’exploration, comme les EUV). Actuellement, les processus les plus avancés utilisent une exposition en quatre phases, ce qui nécessite une préparation des galettes de silicium en amont de plus en plus coûteuse : les étapes de dépôt et d’attaque chimique de la surface représentent maintenant les deux tiers du coût de fabrication d’une galette.

Cependant, cette manière de procéder doit évoluer, notamment à cause des difficultés à faire progresser les technologies d’impression de circuits tout en maintenant des coûts raisonnables. Pour ce faire, une technique actuelle est de combiner plusieurs circuits dans une même puce, comme le font déjà AMD et NVIDIA pour leurs processeurs graphiques (pas tous, loin de là !) ou encore Altera : la partie mémoire HBM2 est superposée au processeur principal.

De son côté, Samsung va encore plus loin : dès 2014, le fondeur coréen pousse l’idée de superposition encore plus loin pour ses composants de mémoire. Une telle puce est composée de trois types de couches :

  • une couche CMOS pour toute la partie auxiliaire du composant, les contrôleurs ;
  • plusieurs couches formant un tableau de mémoire, là où les valeurs sont effectivement stockées ;
  • une structure d’interconnexion entre les deux types de couches.

Les contrôleurs et l’interconnexion sont des couches planaires tout à fait traditionnelles, alors que la mémoire proprement dite exploite un procédé tout à fait spécifique, en trois dimensions — schématiquement, un film de silicium est déposé, puis une première couche de transistors est créée, l’opération est répétée un grand nombre de fois. L’information est alors stockée le long d’une chaîne de cellules, au lieu d’une seule cellule : pour en agrandir une, il suffit de déposer un plus grand nombre de couches.


L’un des avantages est que les cellules sont plus grandes et peuvent contenir plus d’électrons, ce qui aide à améliorer certaines caractéristiques comme la vitesse ou l’endurance, par rapport aux technologies purement planaires.

Pour les chiffres, la densité peut beaucoup augmenter : par rapport à quelques mégaoctets par millimètre carré en 2003 à plus 1,1 Go en 2014 à raison de trois bits par cellule, la première génération 3D ne montait qu’à 0,97 Go le millimètre carré, en 2014, avec deux bits par cellule et vingt-quatre couches. Depuis lors, le processus s’améliore : en 2015, avec trente-deux couches, il était possible de stocker trois bits par cellule (1,86 Go/mm²) ; cette année, en montant à quarante-huit couches, la densité monte à 2,62 Go/mm², toujours avec trois bits par cellule. Dans le futur, de nouvelles couches devraient s’ajouter, avec à l’horizon 2020 cent vingt-huit couches, quatre bits par cellule, pour une densité de 8,67 Go/mm² (plus de huit fois la densité actuelle).

Actuellement, la technologie de Samsung reste relativement expérimentale, elle n’est pas prête pour la production de masse : les rendements sont relativement faibles, mais s’amélioreront avec l’expérience. Micron planche sur des techniques similaires et, d’après les premières expériences, une production avec trente-deux couches serait vingt-cinq pour cent moins chère par bit mémorisé que le même composant en technologie 16 nm. Les coûts de production d’une galette augmentent, mais il semblerait que ce soit dans des proportions raisonnables.

Source (dont image) : 3D NAND – Moore’s Law in the third dimension.
Ce contenu a été publié dans Matériel par dourouc05.

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Avatar de vampirella
Membre éclairé https://www.developpez.com
Le 31/05/2016 à 11:44
Je suis dans l'ensemble convaincu que l'architecture physique 3D dans l'assemblage des puces et transistors est l'étape suivante, j'ai par contre plus de doute sur le refroidissement associé.
Je n'ai pas lu, dans l'article primaire, que ce domaine était abordé. Existe-t-il des études sur ce plan ou bien considère-t-on par défaut que le refroidissement n'est que secondaire par rapport à la problématique d'assemblage 3D ?
Avatar de paladice
Membre habitué https://www.developpez.com
Le 31/05/2016 à 16:32
Citation Envoyé par vampirella Voir le message
Existe-t-il des études sur ce plan ou bien considère-t-on par défaut que le refroidissement n'est que secondaire par rapport à la problématique d'assemblage 3D ?
La problématique du refroidissement est et sera toujours au second plan. C'était le cas en 2003 et, si les mentalités ont évoluées du côtés de consommateurs, celles des chercheurs tend vers le contraire. Il y a un peu plus d'un an, un ami professeur et chercheur à la faculté des sciences de Montpellier m'avait indiquer que tant que le réchauffement des processeurs n'étaient pas proportionnel à l'avancé des capacités offertes par les nouvelles technologies au niveau des processeurs, les chercheurs ne pourraient trouver aucun financement pour trouver des solutions.
Pas de sous = pas de recherches, pas de recherches = pas de palais, pas de palais........pas de palais.
Avatar de chrtophe
Responsable Systèmes https://www.developpez.com
Le 31/05/2016 à 20:38
Je vais peut-être dire une connerie mais si je prends l'image fournie en exemple, il y a beaucoup de vide, cela ne permet pas une dissipation de chaleur ?
Avatar de dourouc05
Responsable Qt & Livres https://www.developpez.com
Le 31/05/2016 à 22:06
C'est une illustration pas forcément représentative . Maintenant, en effet, la recherche sur le côté thermique de ces montages semble assez limitée. http://ieeexplore.ieee.org/xpls/abs_...number=1319400, par exemple, parle d'ajouter des couches pour mieux dissiper la chaleur (section V, pas lu en détail), mais c'est assez vieux (2004) ; il y a quelques articles de cette décennie, mais pas grand-chose (et ils semblent plus parler de nouveaux matériaux, si j'ai bien vu). Cela abonde dans le sens de paladice…
Avatar de jackk
Membre actif https://www.developpez.com
Le 31/05/2016 à 22:09
Quel est le rapport avec les circuits imprimés ?
Avatar de pcdwarf
Membre éclairé https://www.developpez.com
Le 31/05/2016 à 23:42
mais les circuits imprimés sont déjà 3D depuis des décennies !

Ca fait combien de temps qu'on ne fait plus de CI simple face dessiné directement au feutre sur une feuille de mylar ?
Je rappelle qu'il est courant de faire des circuits à 2 ou 4 couches. mais qu'on monte relativement aisément jusqu'à 15 couches.
C'est juste qu'on privilégie 2 dimensions par rapport à la troisième.

Dans les semiconducteurs, il y a le package on package (https://en.wikipedia.org/wiki/Package_on_package) qui permet d'empiler les puces de technos différentes tout en maintenant les fils trèc courts.
(utilisé par exemple pour le la ram et le cpu du raspberry pi)

Et puis n'oublions pas qu'une puce est déjà une sorte de circuit "imprimé" sur un certain nombre de couches.

Ce qu'il y a de nouveau c'est juste d'avoir un nombre important de ces couches...

Mais fondamentalement, je ne vois pas ce qu'il y a de tellement nouveau.

La principale limitation reste la dissipation thermique de l'ensemble.
si on veut augmenter drastiquement le nombre de jonctions sans augmenter la surface d'échange, il n'y aura pas vraiment le choix, il va falloir encore largement réduire la consommation de chaque jonction.
Et ça c'est une contrainte féconde, y compris pour les cas les plus simples ne nécessitant pas autant de couches.
Avatar de hdelaval
Candidat au Club https://www.developpez.com
Le 03/06/2016 à 9:36
Tout d'abord, le titre est effectivement erronné, puisqu'il parle de circuit imprimés alors que l'article ne traite de que circuits intégrés.

Ensuite, la question du chip stacking est assez ancienne; l'article Wikipedia consacré au sujet (https://en.wikipedia.org/wiki/Three-...grated_circuit) est assez bien fourni et cite certains essais realisés en 2004.

Finalement, l'article (http://electroiq.com/blog/2013/08/mo...al-nand-flash/) dit que Samsung fait de la production de masse de chip 3D depuis 2013.
Avatar de Grisou
Membre régulier https://www.developpez.com
Le 03/06/2016 à 17:56
Ce n'est pas la technologie utilisée avec les nouveau disque SSD dernière génération ou les cellules sont empilées et non juxtaposée !
Avatar de sevyc64
Modérateur https://www.developpez.com
Le 05/06/2016 à 21:01
Citation Envoyé par jackk Voir le message
Quel est le rapport avec les circuits imprimés ?
Une erreur d'interprétation/traduction, sans doute. Il ne s'agit, à l'évidence, bien évidement pas de circuit imprimé mais plutôt de circuit intégré
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