CXL (compute express link) est un protocole de communication qui devrait arriver sous peu dans les serveurs et superordinateurs. Il sert à relier des coprocesseurs, tout comme PCI Express (en réalité, CXL utilise la même interface électrique que PCIe). La différence entre les deux protocoles est que PCIe est générique (un seul et même protocole pour toutes les communications : carte graphique, SSD, carte SD, etc.), alors que CXL peut atteindre de très faibles latences. De plus, CXL peut gérer plusieurs connexions à très haut débit : celles-ci sont de plus en plus fréquentes dans les centres informatiques et superordinateurs ; au contraire, PCIe pose des problèmes d'accès au bus, ce qui augmente fortement la latence des communications. CXL est très similaire à PCIe 5.0 : la même interface physique est utilisée, chaque piste peut transférer jusqu'à trente-deux gigabits par seconde. Les principaux changements concernent les protocoles d'accès au bus, comme l'autonégociation des paramètres ou l'établissement d'une connexion. CXL est aussi décomposé en trois sous-protocoles qui peuvent fonctionner en parallèle sur un même lien. CXL.io gère la découverte des autres périphériques branchés sur le bus PCIe, la négociation de l'accès au lien, les interruptions, l'accès aux registres, c'est-à-dire les tâches de bas niveau requises pour la communication entre deux périphériques. CXL.cache s'occupe de l'accès direct à la mémoire de l'hôte (le processeur central), tandis que CXL.memory se focalise sur la mémoire distante (contrôlée par un autre processeur ou une autre machine).
Après l'annonce de cette technologie l'année dernière par Intel, c'est désormais au tour de Synopsys de faire l'actualité. Cette société est très active dans la mise au point de blocs fonctionnels pour des processeurs : des composants de mémoire, des modems et autres interfaces, de l'audio, etc. Cette fois, c'est un bloc CXL 1.1 qui est annoncé, un dérivé de son équivalent PCIe 5.0 (déjà utilisé par plusieurs dizaines de clients). Ce contrôleur CXL gère des liens x16 (la largeur maximale définie par PCIe) d'une largeur de cinq cent douze bits. Il peut monter jusqu'à trente-deux gigatransferts par seconde, avec un niveau de bruit qui peut monter jusqu'à trente-six décibels. Pour l'intégration, des plans de fabrication du contrôleur sont disponibles pour des processus en 7, 10 et 16 nm (transistors FinFET).
Sources : Intel Reveals the "What" and "Why" of CXL Interconnect, its Answer to NVLink, Synopsys Delivers Industry's First Compute Express Link (CXL) IP Solution for Breakthrough Performance in Data-Intensive SoCs.